D. 翻译Verilog

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题目类型：传统 评测方式：文本比较
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题目描述

“非常圆木”（Verilog）是一种硬件描述语言（HDL）。Verilog的代码格式与C非常相似，但在 Verilog 中，我们不使用大括号分隔代码块，而使用 begin 和 end 来分隔代码块。（begin 相当于 { ，end 相当于 } ）。

现在给你一段 Verilog 代码，请你将其中所有的 begin ， end 分别替换成 { ， } 。

如果在 begin 、 end 前后存在其他可见字符，依然把 begin ， end 分别替换成 { ， } 。

不考虑任何语法问题，每行可能有多个begin和end。

输入格式

不定行读入。

每行不定个字符串。

可能存在空行。

输出格式

按照题目要求对代码进行转换后输出。

样例

输入样例

module test(
    input clk,
    input clr,
    output reg ans
);
    always@(posedge clk or posedge clr)begin
        if(clr == 1'b1)begin
            ans <= 1'b0;
        end
        else begin
            ans <= 1'b1 - ans;
        end
    end
endmodule

输出样例

module test(
    input clk,
    input clr,
    output reg ans
);
    always@(posedge clk or posedge clr){
        if(clr == 1'b1){
            ans <= 1'b0;
        }
        else {
            ans <= 1'b1 - ans;
        }
    }
}module

数据范围与提示

对于 % 的数据，每行不超过 个字符，行数不超过 行。

Hint. 注意行内空格的处理

当然，你也可以用Verilog来写这道题，欢迎把解法发在讨论区，顶层模块定义如下，不对时序有任何要求。

module top(
    input 			clk,
    input 			rst_n,
    input 	[7:0]	data_i,
    output 	[7:0]	data_o,
    output 			valid
);
endmodule
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